Laikinio skaitmeninio keitiklio skiriamosios gebos didinimas

Abstract

Laikinis skaitmeninis keitiklis (LSK) yra vienas pagrindinių visiškai skaitmeninės struktūros dažnio sintezatoriaus (DS) blokų, atliekantis fazės detektoriaus funkciją. LSK išėjimo signalas yra skaitmeninis, todėl jis daro įtaką kvantavimo triukšmui dažnio sintezatoriaus išėjime. Siekiant gerinti DS išėjimo triukšmo lygį, reikia didinti LSK skiriamąją gebą. Ją galima didinti tobulinant KMOP technologiją arba LSK struktūrą. Pats paprasčiausias LSK yra paremtas inverterių vėlinimo linija, o jo skiriamoji geba yra atvirkščiai proporcinga mažiausiam laiko tarpui, kurį galima išmatuoti tokiu LSK – t. y. inverterio vėlinimo trukmei. Jos mažinimas yra technologinio LSK skiriamosios gebos didinimo esmė. Darbe yra parodoma inverterio vėlinimo trukmės priklausomybė nuo technologinių parametrų ir skaičiuojamos jos reikšmės taikant 65 nm KMOP technologiją. Skaičiavimai rodo, kad inverterio vėlinimo trukmė taikant šią technologiją gali kisti nuo 7 ps iki 54 ps. Kai yra projektavimo apribojimas, norint taikyti tam tikrą KMOP technologiją, pagal kurią inverterio vėlinimo trukmė negarantuoja reikiamo DS fazės triukšmo lygio, reikia tobulinti LSK struktūrą. Tobulinant LSK struktūrą, siekiama išmatuoti laiko tarpą, mažesnį nei inverterio vėlinimo trukmė. Darbe yra apžvelgiamos LSK struktūros, kuriomis galima išmatuoti subinverterines laiko trukmes: LSK – Vernier vėlinimo linija, LSK – 2D Vernier plokštuma, stochastinis LSK, žiedinis LSK ir daugiapakopis LSK.

Time to digital converter (TDC) is one of the main blocks of all-digital frequency synthesizer (FS), where it is used as phase detector. The output of TDC is digital, therefore it introduces quantization noise to the output of FS. The resolution of TDC has to be increased, to improve phase noise level at the output of FS. It can be achieved by improving CMOS technology or structure of the TDC. The simplest TDC is based on inverter delay line. Its resolution is inversely proportional to the time interval, which can be measured with such TDC, i.e. delay time of the inverter. Decreasing of this delay is essence of technological increasing of TDC’s resolution. In this work the dependency of inverter delay on technological parameters is shown and its value is calculated in 65 nm CMOS technology. Calculations show, that in this technology delay time of the inverter can vary from 7 ps to 54 ps. If the design is restricted to the usage of specific CMOS technology, in which inverter’s delay does not ensure needed noise level at the output of FS, structure of the TDC needs to be improved. The aim of this improvement is to measure time interval smaller than inverter’s delay. Some of the TDC structures, which can measure sub-inverter delay time, are reviewed in this work: TDC – Vernier delay line, TDC – 2D Vernier plane, stochastic, ring and multistage TDCs.