2D Vernier žiedinio laikinio skaitmeninio keitiklio modelis

Abstract

Darbe aprašomas 2D Vernier žiedinio laikinio skaitmeninio keitiklio (LSK), skirto fazės detektoriui visiškai skaitmeninės struktūros dažnio sintezatoriuje, modelis, įgyvendintas vartojant VHDL aparatūros programavimo kalbą. LSK sudarytas iš dviejų skirtingo dažnio žiedinių generatorių, arbitrų matricos, valdymo bloko, frontų ir periodų skaitiklių bei išėjimo dekoderio. Dviejų žiedinių generatorių struktūros yra vienodos. Jie sudaryti iš trijų pakopų žiedinių generatorių, kurių dažnis valdomas keičiant lygiagrečiai sujungtų generatoriaus sekcijų skaičių. Metastabilumo langui sumažinti arbitrais naudojami lygiu valdomi SR trigeriai ir D tipo frontu valdomi trigeriai. Taip pat dėl simetriškos SR trigerio struktūros tokie arbitrai vienodai apkrauna abu generatorius. Siūlomos struktūros LSK leidžia matuoti laiko trukmę, mažesnę nei vieno inverterio vėlinimo trukmė. Be to, 2D struktūros LSK rezultato apskaičiavimo trukmė yra mažesnė nei 1D struktūros LSK.

In this paper, the model of 2D Vernier time to digital converter (TDC) based on gated ring oscillators, which is implemented using VHDL hardware description language, is presented. Such TDC can be used as a phase detector in all-digital frequency synthesisers. TDC is composed of two gated ring oscillators of different frequency, arbiters’ matrix, control block, edge and lap counters and output decoder. Two ring oscillators share same structure – they are made of parallel-connected three-stage gated ring oscillators. Different frequency is obtained by switching different number of sections of the oscillator. To decrease the metastability window of the arbiters, SR latches and D flip-flops are used as arbiters. Also, due to symmetric topology of SR latch, such arbiters equally load both oscillators. Proposed TDC can measure time interval which is lower than inverter delay. Furthermore, the output of TDC employing 2D structure is calculated faster, compared to 1D TDC.